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[新资讯] 台积电开启"挖坑"模式 挺近3nm寻求更高的性能

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Lacy 发表于 2019-12-23 15:12:56 | 显示全部楼层 |阅读模式

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  感谢jack的投递

  随着设计人员为即将到来的5纳米和3纳米节点做好准备,更大的挑战迫在眉睫。现代集成电路上设备的小型化给处理电源和接地网络(PDN)的电路设计人员带来了挑战。过去的十年见证了FinFET器件的兴起,与以前的平面器件相比,具有更高的驱动强度。

  FinFET器件的使用增加了单位面积的驱动强度,这意味着更高的电流密度和更大的电流瞬变。这种趋势导致芯片对电源电压的波动越来越敏感,从而加剧了系统设计的电源完整性挑战。电路设计人员依靠去耦电容器作为降低PDN阻抗的基本工具,通过去耦或旁路电路或互连的一部分来抑制噪声并改善整体PI.对于信号,来自互连的噪声可以通过去耦电容器分流,然后再传递到另一个电路。但是要做到这一点,必须控制寄生电阻和电感,这通常意味着去耦电容必须物理上靠近所需电路。

  台积电针对高性能计算应用的主要封装是CoWoS(Chip-on-Wafer-on-Substrate)。这种2.5D晶圆级系统集成用于将多个裸片(Die)有效地集成到硅中介层上。硅的使用实现了非常精细的亚微米互连。此外,它还可以使用更小的微凸点,从而可以以更低的每比特能量实现更高的信号密度和更高的带宽,这对于高性能芯片来说是理想的。CoWoS被广泛用于包括GPU,CPU,矢量处理器,神经处理器和可编程开关的产品。


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  英特尔Barefoot Tofino 2是基于CoWoS的产品,结合了7纳米逻辑和HBM2内存

  为了帮助降低信号噪声并确保稳定的电压,TSMC利用封装中已经存在的硅衬底来实现高密度金属-绝缘体-金属(MiM)去耦电容器,该电容器有可能被用来替代或辅助某些电容器。较大的分立MLCC组件中,否则必须安装在顶部。

  台积电在IEDM 2014上介绍了新的HD-MiM.高K MiM插入在Si中介层的Metal1和Metal2层之间。由于它们恰好位于插入器中,因此可以有效地用于系统级去耦应用。在时间上,讨论了串联的1、2和3的decap组合,分别提供了17.2、4.3和1.9 fF / ?m?的电容。使用HD-MiM,在200mm?的整个电容器面积上,HD-MiM可以为插入式芯片提供约3.5μF的总电容。


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  挖深沟

  未来的高性能电路需要更好的去耦电容器来缓解下垂和吸收瞬变。在本周早些时候举行的2019 IEDM上,台积电推出了iCAP.iCAP采取了一种截然不同的方法–台积电(TSMC)选择垂直走深槽,而不是水平走线。台积电第一次采用这种方法是在几年前,当时苹果公司推出了A10处理器,该处理器使用了InFO封装和Through InFO Via(TiV)。台积电在那里用DTC代替了MLCC LSC和类似组件,以便显着增加可能的电容密度。

  由于tsv和DTCs同时存在于同一硅片上,因此构建iCAPs有两种方法。在DTC-first方法中,深沟是在TSV过程之前形成的,这意味着必须特别注意确保TSV热预算不会影响DTCs.另外,在TSV优先流中,TSV结构首先使用标准的TSV流程形成,但是必须特别注意减轻TSV相关问题,如通过凸形现象。与HD-MiMs一样,DTC封装电路的一个主要优点是,它们可以自由地尽可能靠近所需的电路(类似于片上封装电路),但附加的优点是深沟槽允许更高的电容。此外,由于这可以在整个1700 mm?的插层中实现,而插层的顶部有各种各样的芯片,因此可以对DTCs进行更精细的设计,以更好地解决上面芯片的PI问题。


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  iCAP标准单元为40 ?m x 40 ?m.尽管台积电不愿透露沟槽的深度,但它能够达到的电容密度高达340 nF /mm?.与HD-MiM相比,电容密度提高了近20倍。由于可以在单个插入器上使用多个iCAP,因此每个Si插入器可能的总电容超过68μF。


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  CoWoS iCAP SEM(TSMC,IEDM 2019)

  HD-MiM和iCAP都具有很高的产量,并且报告的泄漏电流低于1fA /μm?,包括在高温下。台积电报告说iCAP对PDN的改进非常好。与没有iCAP的基于CoWoS的等效设计相比,TSMC的阻抗仅为0.05倍,电压降为0.45倍。














原文链接:https://www.cnbeta.com/articles/tech/924507.htm
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fudashuai 发表于 2019-12-23 21:32:23 | 显示全部楼层

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台积电加油!
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